存储墙与内存墙：性能瓶颈为何越来越难解
过去几十年，处理器算力按摩尔定律和并行架构快速攀升，但内存带宽与延迟改善缓慢，形成“内存墙”；闪存虽然替代机械盘，却在随机访问、写入放大、接口协议和功耗上受到新限制，形成“存储墙”。在AI训练、实时风控、基因测序和云原生数据库等场景中，数据供给速度常常决定整体效率。传统DDR5通过更高频率和更多通道提升带宽，但引脚数、信号完整性和能耗让继续扩展愈发困难；PCIe 4.0/5.0 SSD虽快，仍受NAND页编程、FTL映射和队列深度制约。更关键的是，瓶颈已从单一介质转移到层级协同：CPU、GPU、DPU、内存、SSD和网络之间的带宽不匹配，导致数据搬运消耗大量时间和电力。新一代存储硬件因此必须同时解决介质、接口、协议和系统调度问题，而不是只追求某一项峰值指标。
HBM与3D NAND：堆叠式存储如何重塑带宽密度
在内存侧，HBM把多颗DRAM die通过TSV硅通孔垂直堆叠，并与GPU/加速器共封装，形成超宽位宽和极高带宽。HBM3E已把单堆栈带宽推向TB/s级别，HBM4进一步扩大位宽并引入更先进封装，使AI芯片能在有限功耗下获得持续数据供给。在闪存侧，3D NAND通过垂直堆叠存储单元突破平面微缩极限，层数从百余层迈向三百层以上，配合CMOS under Array、多平面操作和更高接口速度，让单颗SSD容量和吞吐同步提升。QLC与PLC则用每单元更多比特降低成本，但需要更强纠错、写放大管理和主控算法。堆叠技术的意义不只是“更高密度”，而是把带宽、容量和能效放在同一封装或同一芯片内优化。当然，热密度、良率、测试成本和散热设计仍是挑战，但它们已经把存储硬件从被动扩容推向主动性能引擎。
CXL与PCIe 6.0：开放互连打破内存与闪存边界
CXL在PCIe物理层之上提供缓存一致性和内存语义，使CPU、GPU、加速器可以共享、扩展和池化内存资源。CXL 2.0支持内存池化，CXL 3.0进一步支持多级交换和更复杂共享，让机架级内存不再被单台服务器主板限制。与此同时，PCIe 6.0采用PAM4信号、FLIT模式和FEC，把单通道速率提升到64 GT/s，x16双向带宽可达256 GB/s，为新一代NVMe SSD、CXL设备和GPU直连提供更宽通道。PCIe 6.0 SSD可突破此前接口天花板，使闪存在顺序读写、随机IOPS和延迟上更接近内存层级。EDSFF、E3.S等形态则改善散热、密度和热插拔维护。CXL与PCIe 6.0结合后，内存与存储的边界开始模糊：热数据可放在CXL内存池，温冷数据由NVMe承载，系统按延迟和成本动态调度。挑战在于交换延迟、协议开销、软件栈成熟度和多厂商互操作，但方向已经明确。
存算一体与硅光互连：架构创新把瓶颈移到系统之外
当数据搬运本身成为最大开销，单靠更快接口已不够，存算一体与近存计算把部分计算搬到存储阵列附近，减少CPU/GPU与内存之间的反复传输。HBM-PIM、DRAM-PIM、ReRAM、MRAM、PCM等新型存储器件，尝试在存储单元内完成乘加、搜索或逻辑操作，特别适合推荐系统、图计算和边缘推理。硅光互连则用光信号替代部分电信号，在芯片间、板间和机架间提供低功耗、高带宽、长距离传输，共封装光学和光I/O有望缓解电互连的能耗与距离瓶颈。再结合UCIe等Chiplet标准，存储、计算和互连可以被拆分成可组合模块，由系统软件统一编排。这样，性能突破不再只依赖单一硬件升级，而是来自架构级重构：数据在更靠近计算的地方被处理，冷热分层由CXL和NVMe协同完成，光互连把资源池延伸到整个机架。未来存储硬件将不只是容量容器，而是与计算、网络共同决定系统上限的核心基础设施。
