超导量子比特阵列规模跃升至千比特量级

超导量子芯片是目前比特数增长最快、工程化最成熟的物理平台之一。2023年，IBM发布Condor处理器，在一块邮票大小的硅基衬底上集成了1121个transmon量子比特，首次将量子芯片带入千比特量级。该芯片抛弃了传统逐点引线键合，改用多层超导布线和倒装芯片凸点键合，使微波信号能够垂直输运到每一个比特。此后，谷歌的Willow芯片虽然在比特数上回落到105个，却进一步提升了器件一致性：相干时间达到约100微秒，足以在量子信息丢失前执行数千次逻辑门操作。这些看似“缩水”的规模回调，实际上验证了100多个比特在真实算法中的稳定运行。千比特集成还带来了串扰管理、阻抗匹配和热负载控制等新挑战，每一个接线通道都必须经过滤波、衰减和校准。把“实验室玩具”变成“芯片系统”，需要把封装、布线和硬件调度都整合为统一的架构。尤其值得一提的是，大规模比特间的同时测控要求精确校准数百万个脉冲参数，自动校准算法与硬件协同优化成为可靠运行的关键一环。正是这种系统级能力，为后续纠错实验和算法演示提供了坚实的物理基础。

硅基自旋量子比特实现CMOS兼容的高保真操控

自旋量子比特藏在半导体量子点中，利用电子或者空穴的自旋朝向来编码0和1。它天然适合芯片化制造——栅极可以直接用CMOS多晶硅工艺定义。真正让自旋比特成为“量子芯片硬件”主角之一的突破，来自高保真控制。澳大利亚、荷兰和美国的研究组用硅-28同位素纯化衬底，把核自旋噪声降低了若干数量级，使单比特门保真度达到99.9%以上，双比特门也逼近或超过99.5%的阈值要求。另一个显著进步是微波操控转向电偶极自旋共振（EDSR）：利用纳米磁铁或应变产生的自旋轨道耦合，用共振电场驱动比特旋转，从而避免传统微波线附近的发热。2022年以来，多篇论文报告了在标准SOI晶圆上制备全门控CMOS量子点阵列，其中包括数百个可独立调谐的量子点。中国科学家也在MOS结构中实现低温快速读取。硅自旋系统的工作温度可以提升到1K左右，远高于超导比特所需的20mK，这意味着它能与低温控制电路实现更轻松的热匹配。虽然它的操控速度通常在数十纳秒至微秒量级，但极小的比特尺寸——约几十纳米——让十万比特的远景集成度成为可能。晶圆厂现成的深紫外光刻与离子注入技术可以直接加工量子点，几乎不需要改变制程。因此，硅基路线被视为从“研究芯片”过渡到“工业量子芯片”的最现实候选之一。

表面码纠错首次展示逻辑错误率随码距扩展而下降

量子纠错不是简单地复制副本，而是把信息编码成高度纠缠的逻辑态。表面码是当前超导和半导体平台上最主流的方案：它在二维网格中交错测量稳定子，用X基和Z基的奇偶校验实时跟踪错误爆发。长期以来的困难在于，扩展码距会引入更多辅助比特，而辅助比特本身也会犯错；只有当每个物理量子比特的质量超过某个阈值时，纠错增益才能压过惩罚。谷歌的Willow芯片在2024年完成了教科书般的演示：将距离3、5、7的表面码放在同一个处理器上反复运行纠错循环。结果显示，逻辑错误率随着码距增加而系统性地、指数式下降，距离更大的逻辑比特明显比距离小的逻辑比特更稳定。更重要的是，纠错后的逻辑比特寿命超过了该芯片上最好的单个物理比特寿命，这意味着纠错操作本身不再引入多余的错误。这一“低于阈值”的证据，第一次清楚表明量子纠错是可扩展的：如果每增加一批物理比特，逻辑错误率就能被继续压制，最终可以在上千个物理比特上构造出一个极稳定的逻辑比特。尽管实时解码器和反馈系统仍然十分复杂，但该实验已经从原理上确立了表面码在容错量子计算中的地位。

低温CMOS与三维封装重塑量子芯片互连体系

当量子芯片比特数从数百迈向数千甚至百万时，最大的瓶颈不是量子比特本身，而是把它们接到外部世界的那一捆捆线缆。标准稀释制冷机的样品台上塞不下上万根同轴线，每根线的插入损耗对制冷功率都是昂贵负担。业界于是将电子控制芯片直接放入低温环境：低温CMOS控制器在1～4K温区执行脉冲调制、滤波和模数转换，只通过极少数光纤或同轴线缆与室温设备通信。为解决“低温热预算”，控制电路需要把总功耗控制在几十毫瓦以内，并尽可能同时驱动上千比特。研究小组使用标准数十纳米CMOS工艺制造的控制器，已经成功完成对单个或少量超导量子比特的高保真波形输出。三维封装更是把量子芯片底层与低温控制芯片封装成一个多芯粒模块：超导量子芯片朝上，微波互连和滤波网络嵌在中间层，低温控制芯片紧贴其下，利用硅通孔传输信号。这种重构消除了过去数百条跳线造成的时序歪斜和串扰，也缩短了脉冲在室温与低温界面之间长达数米往返的延迟。另外，多块量子芯片可以通过超导微同轴缆或桥接结构进行光刻级对接，构成模块化量子处理器。有人把这类工作称作“量子系统的后台提升”，但正是这些不够上镜的集成细节，决定了下一次千比特纠错演示能否真正运转起来。